最后编辑:2025-02-26
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课程目录：
├── Quartus II 13.1.rar等多个文件
│ ├── Quartus II 13.1.rar
│ ├── Quartus II13.0.zip
├── FPGA
│ ├── zx-1开发板资料
│ │ ├── 至芯“炼狱传奇”系列教程
│ │ │ ├── 炼狱传奇文档目录
│ │ │ │ ├── 炼狱传奇目录.pdf
│ │ │ ├── 炼狱传奇教程文档
│ │ │ │ ├── 炼狱传奇-串口通信之战.pdf
│ │ │ │ ├── 炼狱传奇-同步计数器优化之战.pdf
│ │ │ │ ├── 炼狱传奇-赋值语句之战.pdf
│ │ │ │ ├── 炼狱传奇-BCD转二进制之战 .pdf
│ │ │ │ ├── 炼狱传奇-二选一数据选择器之战.pdf
│ │ │ │ ├── 炼狱传奇-RAM之战.pdf
│ │ │ │ ├── 炼狱传奇-三态门之战.pdf
│ │ │ │ ├── 炼狱传奇-generate之战.pdf
│ │ │ │ ├── 炼狱传奇-初涉战场.pdf
│ │ │ │ ├── 炼狱传奇-并串_串并转换之战.pdf
│ │ │ │ ├── 炼狱传奇-音乐播放器之战.pdf
│ │ │ │ ├── 炼狱传奇-矩阵键盘之战.pdf
│ │ │ │ ├── 炼狱传奇-LCD1602之战.pdf
│ │ │ │ ├── 炼狱传奇-流水线设计之战.pdf
│ │ │ │ ├── 炼狱传奇-关系运算符之战.pdf
│ │ │ │ ├── 炼狱传奇-12864液晶之战.pdf
│ │ │ │ ├── 炼狱传奇-移位和位拼运算符之战.pdf
│ │ │ │ ├── 炼狱传奇-task_function之战.pdf
│ │ │ │ ├── 炼狱传奇-ROM之战.pdf
│ │ │ │ ├── 炼狱传奇-SignalTapII之战.pdf
│ │ │ │ ├── 炼狱传奇-移位寄存器之战.pdf
│ │ │ │ ├── 炼狱传奇-锁相环之战.pdf
│ │ │ │ ├── 炼狱传奇-数码管之战.pdf
│ │ │ │ ├── 炼狱传奇-异步复位同步释放之战.pdf
│ │ │ │ ├── 炼狱传奇-边沿检测之战.pdf
│ │ │ │ ├── 炼狱传奇-基于边缘检测的按键消抖之战.pdf
│ │ │ │ ├── 炼狱传奇-VGA之战.pdf
│ │ │ │ ├── 炼狱传奇-基于尖峰脉冲的按键消抖之战.pdf
│ │ │ │ ├── 炼狱传奇-ps2接口之战.pdf
│ │ │ │ ├── 炼狱传奇-层次化设计之战.pdf
│ │ │ │ ├── 炼狱传奇-备战.pdf
│ │ │ │ ├── 炼狱传奇-FIFO之战.pdf
│ │ │ │ ├── 炼狱传奇-if_else与case之战.pdf
│ │ │ │ ├── 炼狱传奇-前仿真与后仿真之战.pdf
│ │ │ │ ├── 炼狱传奇-缩减运算符之战.pdf
│ │ │ │ ├── 炼狱传奇-倍频电路之战.pdf
│ │ │ │ ├── 炼狱传奇-双口RAM之战.pdf
│ │ │ │ ├── 炼狱传奇-任意分频之战.pdf
│ │ │ │ ├── 炼狱传奇-二进制到BCD之战.pdf
│ │ │ │ ├── 炼狱传奇-字符状态机之战.pdf
│ │ │ │ ├── 炼狱传奇-IIC之战.pdf
│ │ ├── 其它辅助软件工具
│ │ │ ├── zimo221.exe的取模方法.rar
│ │ │ ├── 字模提取V2.2.zip
│ │ │ ├── wireshark-win32-1.3.4.zip
│ │ ├── 配套开发板TCL脚本文件
│ │ │ ├── EP4CE10F17C8N.tcl
│ │ ├── 配套开发板规格书
│ │ │ ├── ZX_1开发板规格书.pdf
│ │ ├── 配套器件手册
│ │ │ ├── SDRAM
│ │ │ │ ├── HY57V281620A.pdf
│ │ │ │ ├── 128M-AS4C8M16S.pdf
│ │ │ ├── SN74HC138D
│ │ │ │ ├── SN74HC138_datasheet.pdf
│ │ │ ├── MAX232
│ │ │ │ ├── max232datasheet.pdf
│ │ │ ├── VGA
│ │ │ │ ├── VGA标准释义.pdf
│ │ │ │ ├── VGA.jpg
│ │ │ │ ├── VGA.pdf
│ │ │ ├── UART
│ │ │ │ ├── UART.pdf
│ │ │ ├── LCD12864
│ │ │ │ ├── JLX12864G-13903中文说明书.pdf
│ │ │ │ ├── g139s.c
│ │ │ │ ├── G139PHZ1.C
│ │ │ ├── DM9000A
│ │ │ │ ├── DM9000A_DataSheet_Cn.pdf
│ │ │ │ ├── DM9000A.pdf
│ │ │ │ ├── 网络控制器 DM9000A 在嵌入式系统中的应用.pdf
│ │ │ │ ├── DM9000A寄存器.pdf
│ │ │ ├── Cyclone4
│ │ │ │ ├── cyclone4-handbook.pdf
│ │ │ ├── RS232
│ │ │ │ ├── RS232.pdf
│ │ │ ├── 24LC64
│ │ │ │ ├── 24LC64.pdf
│ │ │ ├── Cy7c68013a
│ │ │ │ ├── CY7C68013中文数据手册.pdf
│ │ │ ├── PS2
│ │ │ │ ├── PS2接口协议.pdf
│ │ │ ├── M25P16
│ │ │ │ ├── M25P16.pdf
│ │ ├── 配套开发板电路图
│ │ │ ├── ZX_NO2.pdf
│ │ │ ├── ZX_NO3.pdf
│ │ │ ├── ZX_NO1.pdf
│ │ ├── TLC5620.pdf
│ │ ├── UART.pdf
│ │ ├── ZX_1开发板规格书.pdf
│ │ ├── TLC549.PDF
│ │ ├── 数字电子技术基础+阎石+第五版.pdf
│ ├── zx-2开发板资料
│ │ ├── 02原理图
│ │ │ ├── ZX_2.pdf
│ │ ├── 03芯片手册
│ │ │ ├── PL2303_HX
│ │ │ │ ├── PL2303_HX.pdf
│ │ │ ├── TLC5620
│ │ │ │ ├── TLC5620.pdf
│ │ │ ├── M25P16
│ │ │ │ ├── M25P16.pdf
│ │ │ ├── Cyclone4
│ │ │ │ ├── cyclone4-handbook.pdf
│ │ │ ├── 24LC64
│ │ │ │ ├── 24LC64.pdf
│ │ │ ├── VGA
│ │ │ │ ├── VGA.jpg
│ │ │ │ ├── VGA标准释义.pdf
│ │ │ │ ├── VGA.pdf
│ │ │ ├── PS2
│ │ │ │ ├── PS2鼠标键盘协议-仅含PS2部分.pdf
│ │ │ │ ├── PS2接口协议.pdf
│ │ │ ├── SDRAM
│ │ │ │ ├── HY57V281620A.pdf
│ │ │ │ ├── 128M-AS4C8M16S.pdf
│ │ │ ├── SN74HC138D
│ │ │ │ ├── SN74HC138_datasheet.pdf
│ │ │ ├── TLC549
│ │ │ │ ├── TLC549.PDF
│ │ │ ├── Cy7c68013a
│ │ │ │ ├── CY7C68013中文数据手册.pdf
│ │ ├── 01用户手册
│ │ │ ├── ZX-2开发板规格书.pdf
│ ├── 202005期
│ │ ├── 20200914
│ │ │ ├── EDA理论课程总结.mp4
│ │ ├── 0605
│ │ │ ├── 0605104045.avi
│ │ │ ├── 0605.zip
│ │ │ ├── 0605090539.avi
│ │ ├── 0702
│ │ │ ├── 0702103518.avi
│ │ │ ├── ps2_show.zip
│ │ │ ├── 0702090752.avi
│ │ ├── 20200911
│ │ │ ├── EDA理论课程总结.mp4
│ │ ├── 0803
│ │ │ ├── 武汉内训课程：有限状态机2.mp4
│ │ │ ├── 武汉内训课程：有限状态机1.mp4
│ │ ├── 20200909
│ │ │ ├── 状态机的可综合性及安全行为.mp4
│ │ ├── 0723
│ │ │ ├── 视频_0723
│ │ │ │ ├── 武汉内训课程：层次化和自上而下1.mp4
│ │ │ │ ├── 武汉内训课程：层次化和自上而下2.mp4
│ │ │ ├── 20200723
│ │ │ │ ├── rca_add
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── rca_add.pre_map.cdb
│ │ │ │ │ │ ├── rca_add.lpc.rdb
│ │ │ │ │ │ ├── rca_add.map.logdb
│ │ │ │ │ │ ├── rca_add.(3).cnf.hdb
│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── rca_add.(3).cnf.cdb
│ │ │ │ │ │ ├── rca_add.rtlv_sg.cdb
│ │ │ │ │ │ ├── rca_add.cbx.xml
│ │ │ │ │ │ ├── rca_add.hif
│ │ │ │ │ │ ├── rca_add.pre_map.hdb
│ │ │ │ │ │ ├── rca_add.map_bb.hdb
│ │ │ │ │ │ ├── rca_add.rtlv.hdb
│ │ │ │ │ │ ├── rca_add.(1).cnf.hdb
│ │ │ │ │ │ ├── prev_cmp_rca_add.qmsg
│ │ │ │ │ │ ├── rca_add.smart_action.txt
│ │ │ │ │ │ ├── rca_add.db_info
│ │ │ │ │ │ ├── rca_add.(0).cnf.cdb
│ │ │ │ │ │ ├── rca_add.rtlv_sg_swap.cdb
│ │ │ │ │ │ ├── rca_add.map.kpt
│ │ │ │ │ │ ├── rca_add.sgdiff.hdb
│ │ │ │ │ │ ├── rca_add.lpc.html
│ │ │ │ │ │ ├── rca_add.syn_hier_info
│ │ │ │ │ │ ├── rca_add.map.qmsg
│ │ │ │ │ │ ├── rca_add.sgdiff.cdb
│ │ │ │ │ │ ├── rca_add.tmw_info
│ │ │ │ │ │ ├── rca_add.map_bb.cdb
│ │ │ │ │ │ ├── rca_add.lpc.txt
│ │ │ │ │ │ ├── rca_add.(2).cnf.hdb
│ │ │ │ │ │ ├── rca_add.hier_info
│ │ │ │ │ │ ├── rca_add.(2).cnf.cdb
│ │ │ │ │ │ ├── rca_add.map.hdb
│ │ │ │ │ │ ├── rca_add.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── rca_add.sld_design_entry.sci
│ │ │ │ │ │ ├── rca_add.cmp.rdb
│ │ │ │ │ │ ├── rca_add.tis_db_list.ddb
│ │ │ │ │ │ ├── rca_add.map.cdb
│ │ │ │ │ │ ├── rca_add.map.bpm
│ │ │ │ │ │ ├── rca_add.(1).cnf.cdb
│ │ │ │ │ │ ├── rca_add.(0).cnf.hdb
│ │ │ │ │ │ ├── rca_add.cmp_merge.kpt
│ │ │ │ │ │ ├── rca_add.map_bb.logdb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── rca_4
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ ├── rca_half
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── rca_full
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ ├── rca_add_tb
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ ├── rca_add
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ ├── rca_add_run_msim_rtl_verilog.do
│ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.cdb
│ │ │ │ │ │ │ ├── rca_add.db_info
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.hdb
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.dpi
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.sig
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.hdb
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.kpt
│ │ │ │ │ │ │ ├── rca_add.root_partition.map.cdb
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── rca_half.sv
│ │ │ │ │ ├── rca_add.done
│ │ │ │ │ ├── rca_add.map.rpt
│ │ │ │ │ ├── rca_full.sv
│ │ │ │ │ ├── rca_add.sv
│ │ │ │ │ ├── rca_add_tb.sv
│ │ │ │ │ ├── rca_4.sv.bak
│ │ │ │ │ ├── rca_add_tb.sv.bak
│ │ │ │ │ ├── rca_add.qsf
│ │ │ │ │ ├── rca_full.sv.bak
│ │ │ │ │ ├── rca_half.sv.bak
│ │ │ │ │ ├── rca_4.sv
│ │ │ │ │ ├── rca_add.sv.bak
│ │ │ │ │ ├── rca_add_nativelink_simulation.rpt
│ │ │ │ │ ├── rca_add.flow.rpt
│ │ │ │ │ ├── rca_add.qpf
│ │ │ │ │ ├── rca_add.map.summary
│ │ │ │ ├── bin2bcd
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── bin2bcd.cbx.xml
│ │ │ │ │ │ ├── bin2bcd.rtlv.hdb
│ │ │ │ │ │ ├── bin2bcd.cmp_merge.kpt
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│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── bin2bcd.sgdiff.cdb
│ │ │ │ │ │ ├── bin2bcd.sgdiff.hdb
│ │ │ │ │ │ ├── bin2bcd.hier_info
│ │ │ │ │ │ ├── bin2bcd.tis_db_list.ddb
│ │ │ │ │ │ ├── bin2bcd.(2).cnf.cdb
│ │ │ │ │ │ ├── bin2bcd.map_bb.cdb
│ │ │ │ │ │ ├── bin2bcd.sld_design_entry.sci
│ │ │ │ │ │ ├── bin2bcd.(2).cnf.hdb
│ │ │ │ │ │ ├── bin2bcd.map.qmsg
│ │ │ │ │ │ ├── bin2bcd.sld_design_entry_dsc.sci
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│ │ │ │ │ │ ├── bin2bcd.map_bb.hdb
│ │ │ │ │ │ ├── bin2bcd.map.hdb
│ │ │ │ │ │ ├── bin2bcd.syn_hier_info
│ │ │ │ │ │ ├── bin2bcd.lpc.rdb
│ │ │ │ │ │ ├── bin2bcd.rtlv_sg_swap.cdb
│ │ │ │ │ │ ├── bin2bcd.pre_map.hdb
│ │ │ │ │ │ ├── bin2bcd.rtlv_sg.cdb
│ │ │ │ │ │ ├── bin2bcd.pre_map.cdb
│ │ │ │ │ │ ├── bin2bcd.map.kpt
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── bin2bcd
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ ├── bcd_modify
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ ├── bin2bcd_tb
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── bcd_singel_modify
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── bin2bcd_run_msim_rtl_verilog.do
│ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hdb
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.kpt
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.sig
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.dpi
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.hdb
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.cdb
│ │ │ │ │ │ │ ├── bin2bcd.db_info
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.cdb
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── bin2bcd_nativelink_simulation.rpt
│ │ │ │ │ ├── bin2bcd.sv
│ │ │ │ │ ├── bcd_modify.sv
│ │ │ │ │ ├── bin2bcd_tb.sv.bak
│ │ │ │ │ ├── bin2bcd_tb.sv
│ │ │ │ │ ├── bin2bcd.map.rpt
│ │ │ │ │ ├── bin2bcd.qpf
│ │ │ │ │ ├── bcd_singel_modify.sv
│ │ │ │ │ ├── bin2bcd.map.summary
│ │ │ │ │ ├── bcd_singel_modify.sv.bak
│ │ │ │ │ ├── bin2bcd.qsf
│ │ │ │ │ ├── lpm_bcd_convertor_tb.sv
│ │ │ │ │ ├── bcd_modify.sv.bak
│ │ │ │ │ ├── bin2bcd.sv.bak
│ │ │ │ │ ├── bin2bcd.flow.rpt
│ │ │ │ │ ├── bin2bcd.done
│ │ │ │ ├── rca16
│ │ │ │ │ ├── rca16
│ │ │ │ │ │ ├── rca16.sim
│ │ │ │ │ │ │ ├── sim_1
│ │ │ │ │ │ │ │ ├── behav
│ │ │ │ │ │ │ │ │ ├── work
│ │ │ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ │ ├── msim
│ │ │ │ │ │ │ │ │ │ ├── xil_defaultlib
│ │ │ │ │ │ │ │ │ │ │ ├── @_opt
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qtl
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qtl
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qtl
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qpg
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qpg
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qdb
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qdb
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qtl
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qpg
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib.qdb
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qdb
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qdb
│ │ │ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qpg
│ │ │ │ │ │ │ │ │ │ │ ├── _tempmsg
│ │ │ │ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qtl
│ │ │ │ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qdb
│ │ │ │ │ │ │ │ │ │ │ ├── _lib.qdb
│ │ │ │ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qpg
│ │ │ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ │ ├── compile.bat
│ │ │ │ │ │ │ │ │ ├── rca_add_tb.udo
│ │ │ │ │ │ │ │ │ ├── rca_add_tb_compile.do
│ │ │ │ │ │ │ │ │ ├── simulate.log
│ │ │ │ │ │ │ │ │ ├── rca_add_tb_wave.do
│ │ │ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ │ │ ├── rca_add_tb_simulate.do
│ │ │ │ │ │ │ │ │ ├── glbl.v
│ │ │ │ │ │ │ │ │ ├── simulate.bat
│ │ │ │ │ │ │ │ │ ├── compile.log
│ │ │ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ ├── rca16.ip_user_files
│ │ │ │ │ │ │ ├── README.txt
│ │ │ │ │ │ ├── rca16.cache
│ │ │ │ │ │ │ ├── compile_simlib
│ │ │ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── wt
│ │ │ │ │ │ │ │ ├── webtalk_pa.xml
│ │ │ │ │ │ │ │ ├── java_command_handlers.wdf
│ │ │ │ │ │ │ │ ├── project.wpc
│ │ │ │ │ │ ├── rca16.hw
│ │ │ │ │ │ │ ├── rca16.lpr
│ │ │ │ │ │ ├── rca16.xpr
│ │ │ │ ├── rca16.rar
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── rca_add.rar
│ │ │ │ ├── bin2bcd.rar
│ │ ├── 0518
│ │ │ ├── 0518100931.avi
│ │ │ ├── 0518090816.avi
│ │ │ ├── 0518113142.avi
│ │ │ ├── 0518.zip
│ │ ├── 20200903
│ │ │ ├── 下游快速反制SFB传输.mp4
│ │ ├── 0509
│ │ │ ├── 0509133902.avi
│ │ │ ├── 数字电子技术基础+阎石+第五版.pdf
│ │ │ ├── 0509093556.avi
│ │ ├── 20200901
│ │ │ ├── 下游快速反制传输.mp4
│ │ ├── 0813
│ │ │ ├── 20200813
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── 武汉内训08013.pdf
│ │ │ │ ├── 20200813.rar
│ │ │ ├── 时间机间隔控制TPS.mp4
│ │ ├── 0729
│ │ │ ├── 视频_0729
│ │ │ │ ├── 0729 (2).mp4
│ │ │ │ ├── 0729.mp4
│ │ │ │ ├── 0729 (1).mp4
│ │ ├── 0807
│ │ │ ├── 20200807
│ │ │ │ ├── period_signal_generator
│ │ │ │ │ ├── period_signal_generator.srcs
│ │ │ │ │ │ ├── sim_1
│ │ │ │ │ │ │ ├── new
│ │ │ │ │ │ │ │ ├── period_signal_generator_tb.sv
│ │ │ │ │ │ ├── sources_1
│ │ │ │ │ │ │ ├── new
│ │ │ │ │ │ │ │ ├── period_signal_generator.sv
│ │ │ │ │ ├── period_signal_generator.sim
│ │ │ │ │ │ ├── sim_1
│ │ │ │ │ │ │ ├── behav
│ │ │ │ │ │ │ │ ├── work
│ │ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ ├── msim
│ │ │ │ │ │ │ │ │ ├── xil_defaultlib
│ │ │ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ │ │ ├── @_opt
│ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qdb
│ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qpg
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│ │ │ │ │ │ │ │ │ ├── README.txt
│ │ │ │ │ │ │ │ ├── README.txt
│ │ │ │ │ │ ├── README.txt
│ │ │ │ │ ├── uart_transceiver_wh2020.sim
│ │ │ │ │ ├── uart_transceiver_wh2020.srcs
│ │ │ │ │ │ ├── sources_1
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│ │ │ │ │ │ │ │ │ │ ├── simulation
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│ │ │ │ │ │ │ │ │ ├── sim
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│ │ │ │ │ │ │ │ │ │ ├── hdl
│ │ │ │ │ │ │ │ │ │ │ ├── blk_mem_gen_v8_3_vhsyn_rfs.vhd
│ │ │ │ │ │ │ │ │ │ │ ├── blk_mem_gen_v8_3.vhd
│ │ │ │ │ │ │ │ │ ├── doc
│ │ │ │ │ │ │ │ │ │ ├── fifo_generator_v13_1_changelog.txt
│ │ │ │ │ │ │ │ │ ├── tran_fifo
│ │ │ │ │ │ │ │ │ │ ├── tran_fifo.xdc
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│ │ │ │ │ │ │ │ │ ├── tran_fifo_sim_netlist.vhdl
│ │ │ │ │ │ │ │ │ ├── tran_fifo.xml
│ │ │ │ │ │ │ │ │ ├── tran_fifo.vho
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│ │ │ │ │ │ │ │ │ ├── tran_fifo_stub.v
│ │ │ │ │ │ │ │ │ ├── tran_fifo_sim_netlist.v
│ │ │ │ │ │ │ │ │ ├── tran_fifo.xci
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│ │ │ │ │ ├── uart_transceiver_wh2020.runs
│ │ │ │ │ │ ├── .jobs
│ │ │ │ │ │ │ ├── vrs_config_1.xml
│ │ │ │ │ │ ├── tran_fifo_synth_1
│ │ │ │ │ │ │ ├── .Xil
│ │ │ │ │ │ │ ├── gen_run.xml
│ │ │ │ │ │ │ ├── ISEWrap.js
│ │ │ │ │ │ │ ├── ISEWrap.sh
│ │ │ │ │ │ │ ├── tran_fifo.tcl
│ │ │ │ │ │ │ ├── vivado.jou
│ │ │ │ │ │ │ ├── runme.log
│ │ │ │ │ │ │ ├── vivado.pb
│ │ │ │ │ │ │ ├── runme.sh
│ │ │ │ │ │ │ ├── rundef.js
│ │ │ │ │ │ │ ├── tran_fifo.dcp
│ │ │ │ │ │ │ ├── .vivado.begin.rst
│ │ │ │ │ │ │ ├── tran_fifo.vds
│ │ │ │ │ │ │ ├── project.wdf
│ │ │ │ │ │ │ ├── .Vivado_Synthesis.queue.rst
│ │ │ │ │ │ │ ├── .vivado.end.rst
│ │ │ │ │ │ │ ├── dont_touch.xdc
│ │ │ │ │ │ │ ├── runme.bat
│ │ │ │ │ │ │ ├── tran_fifo_utilization_synth.pb
│ │ │ │ │ │ │ ├── tran_fifo_utilization_synth.rpt
│ │ │ │ │ │ │ ├── htr.txt
│ │ │ │ │ ├── uart_transceiver_wh2020.xpr
│ │ │ │ ├── 武汉内训0807.pdf
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│ │ │ │ ├── 腾讯课堂链接.txt
│ │ │ │ ├── 习题.docx
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│ │ │ │ ├── EDA课程.pdf
│ │ │ │ ├── 硬件描述语言基础课程测验题标准答案.docx
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│ │ │ │ │ │ │ │ ├── syn_fifo
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── fifo_controller
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── usedw_counter
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ ├── ptr_reg
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── syn_fifo_tb
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do.bak1
│ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ ├── wave.do
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do.bak
│ │ │ │ │ ├── greybox_tmp
│ │ │ │ │ │ ├── cbx_args.txt
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── scfifo_dm31.tdf
│ │ │ │ │ │ ├── syn_fifo.(9).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.(8).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.(5).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── syn_fifo.sld_design_entry.sci
│ │ │ │ │ │ ├── syn_fifo.sgdiff.hdb
│ │ │ │ │ │ ├── syn_fifo.smart_action.txt
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│ │ │ │ │ │ ├── syn_fifo.(2).cnf.cdb
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│ │ │ │ │ │ ├── syn_fifo.db_info
│ │ │ │ │ │ ├── syn_fifo.(9).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.(8).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.cbx.xml
│ │ │ │ │ │ ├── syn_fifo.map_bb.cdb
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│ │ │ │ │ │ ├── altsyncram_q0k1.tdf
│ │ │ │ │ │ ├── syn_fifo.(10).cnf.cdb
│ │ │ │ │ │ ├── cntr_3ob.tdf
│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── syn_fifo.(14).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.(11).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.sgdiff.cdb
│ │ │ │ │ │ ├── syn_fifo.(17).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.rtlv_sg.cdb
│ │ │ │ │ │ ├── syn_fifo.syn_hier_info
│ │ │ │ │ │ ├── syn_fifo.(7).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.tis_db_list.ddb
│ │ │ │ │ │ ├── syn_fifo.(1).cnf.cdb
│ │ │ │ │ │ ├── dpram_4711.tdf
│ │ │ │ │ │ ├── altsyncram_atg1.tdf
│ │ │ │ │ │ ├── syn_fifo.map.kpt
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│ │ │ │ │ │ ├── syn_fifo.(6).cnf.cdb
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│ │ │ │ │ │ ├── syn_fifo.lpc.html
│ │ │ │ │ │ ├── syn_fifo.(12).cnf.cdb
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│ │ │ │ │ │ ├── cntr_fo7.tdf
│ │ │ │ │ │ ├── syn_fifo.(14).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.(6).cnf.hdb
│ │ │ │ │ │ ├── a_dpfifo_ks31.tdf
│ │ │ │ │ │ ├── syn_fifo.map_bb.logdb
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│ │ │ │ │ │ ├── syn_fifo.hif
│ │ │ │ │ │ ├── syn_fifo.(12).cnf.hdb
│ │ │ │ │ │ ├── prev_cmp_syn_fifo.qmsg
│ │ │ │ │ │ ├── syn_fifo.cmp_merge.kpt
│ │ │ │ │ │ ├── syn_fifo.(11).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.hier_info
│ │ │ │ │ │ ├── a_fefifo_08f.tdf
│ │ │ │ │ │ ├── syn_fifo.(2).cnf.hdb
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│ │ │ │ │ │ ├── syn_fifo.pre_map.cdb
│ │ │ │ │ ├── ip_fifo_example_bb.v
│ │ │ │ │ ├── ip_fifo_example.qip
│ │ │ │ │ ├── usedw_counter.sv
│ │ │ │ │ ├── usedw_counter.sv.bak
│ │ │ │ │ ├── 同步FIFO设计报告.docx
│ │ │ │ │ ├── syn_fifo.map.summary
│ │ │ │ │ ├── syn_fifo_nativelink_simulation.rpt
│ │ │ │ │ ├── fifo_controller.sv.bak
│ │ │ │ │ ├── ptr_reg.sv.bak
│ │ │ │ │ ├── syn_fifo_tb.sv.bak
│ │ │ │ │ ├── ptr_reg.sv
│ │ │ │ │ ├── syn_fifo_tb.sv
│ │ │ │ │ ├── syn_fifo.map.smsg
│ │ │ │ │ ├── ip_fifo_example_tb.sv
│ │ │ │ │ ├── syn_fifo.done
│ │ │ │ │ ├── syn_fifo.flow.rpt
│ │ │ │ │ ├── dual_ram.sv.bak
│ │ │ │ │ ├── fifo_handshak.sv.bak
│ │ │ │ │ ├── syn_fifo.sv
│ │ │ │ │ ├── dual_ram.sv
│ │ │ │ │ ├── syn_fifo_ip.bdf
│ │ │ │ │ ├── ip_fifo_example.v
│ │ │ │ │ ├── ip_fifo_example.bsf
│ │ │ │ │ ├── syn_fifo.qsf
│ │ │ │ │ ├── syn_fifo.qpf
│ │ │ │ │ ├── fifo_controller.sv
│ │ │ │ │ ├── ip_fifo_example_tb.sv.bak
│ │ │ │ │ ├── syn_fifo.map.rpt
│ │ │ │ │ ├── fifo_handshak.sv
│ │ │ │ │ ├── syn_fifo.sv.bak
│ │ │ │ ├── syn_fifo.rar
│ │ │ │ ├── 习题.docx
│ │ │ ├── 视频_0714
│ │ │ │ ├── 0714132750.avi
│ │ │ │ ├── 0714120636.avi
│ │ │ │ ├── 0714090732.avi
│ │ │ │ ├── 0714120448.avi
│ │ ├── 0625
│ │ │ ├── 0625102216.avi
│ │ │ ├── 0625090926.avi
│ │ ├── 0805
│ │ │ ├── 20200805
│ │ │ │ ├── 0804-share.rar
│ │ │ │ ├── 练习题 (5).docx
│ │ │ │ ├── 武汉内训0805.pdf
│ │ │ │ ├── teacher_20200804.rar
│ │ │ │ ├── 20200805-teacher.rar
│ │ │ ├── 0805_video.zip
│ │ │ ├── 武汉内训课程：时间机和过程机2.mp4
│ │ │ ├── 武汉内训课程：时间机和过程机1.mp4
│ │ ├── 0629
│ │ │ ├── 0629090431.avi
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│ │ │ ├── 0629100905.avi
│ │ │ ├── 629.zip
│ │ ├── 0617
│ │ │ ├── 0617.zip
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│ │ ├── 0827
│ │ │ ├── 20200827
│ │ │ │ ├── 武汉内训08027.pdf
│ │ │ │ ├── 练习题(5).docx
│ │ │ │ ├── 20200827.rar
│ │ │ ├── 连续总线跨无关时钟域和双时钟FIFO (1).mp4
│ │ ├── 20201031
│ │ │ ├── 北京至芯2007就业班课程 (1).mp4
│ │ ├── 20200922
│ │ │ ├── 造芯工程：RISC_SPM.mp4
│ │ ├── 0727
│ │ │ ├── 20200727
│ │ │ │ ├── frequency_divider_mealy_fsm1s.v
│ │ │ │ ├── base3.rar
│ │ │ │ ├── 武汉企业培训修改稿II.pdf
│ │ │ │ ├── seven_segment_driver.rar
│ │ │ │ ├── YNote.exe
│ │ │ │ ├── basys3操作步骤.docx
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── seven_segment_head.v
│ │ │ ├── 视频_0727
│ │ │ │ ├── 0727.mp4
│ │ │ │ ├── 0727-1.mp4
│ │ │ │ ├── 0727-下.mp4
│ │ ├── 20200906
│ │ │ ├── 11.mp4
│ │ ├── 20200907
│ │ │ ├── 综合理论基础.mp4
│ │ │ ├── 综合理论基础 (1).mp4
│ │ ├── 20201013
│ │ │ ├── FPGA与SDRAM技术.mp4
│ │ ├── 0522
│ │ │ ├── 0522090411.avi
│ │ │ ├── auto_seller.zip
│ │ │ ├── 0522101853.avi
│ │ ├── 0603
│ │ │ ├── 0603.zip
│ │ │ ├── 0603101332.avi
│ │ │ ├── 0603090131.avi
│ │ ├── 20200908
│ │ │ ├── 条件语句的可综合性.mp4
│ │ ├── 0817
│ │ │ ├── 20200817
│ │ │ │ ├── 武汉内训08017.pdf
│ │ │ │ ├── syn_comm_wh20202.rar
│ │ │ ├── 连续同步信号分析.mp4
│ │ ├── 20200930
│ │ │ ├── 汉明码和循环冗余码.mp4
│ │ ├── 20200925
│ │ │ ├── 20200929
│ │ │ │ ├── FPGA与通信技术：汉明纠错码.mp4
│ │ │ ├── RiSC_WH2020.mp4
│ │ ├── 20200915
│ │ │ ├── IIC控制器.mp4
│ │ ├── 0722
│ │ │ ├── 视频_0722
│ │ │ │ ├── 武汉EDA内训：EDA历史和工具2.mp4
│ │ │ │ ├── 武汉内训课程：EDA历史和工具.mp4
│ │ │ ├── 20200722
│ │ │ │ ├── and_gate
│ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.dpi
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.cdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.logdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.sig
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│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.kpt
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│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.dfp
│ │ │ │ │ │ │ ├── and_gate.db_info
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.hdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.cdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.rcfdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.kpt
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.cdb
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── and_gate.lpc.html
│ │ │ │ │ │ ├── and_gate.cmp.kpt
│ │ │ │ │ │ ├── prev_cmp_and_gate.qmsg
│ │ │ │ │ │ ├── and_gate.rtlv.hdb
│ │ │ │ │ │ ├── and_gate.idb.cdb
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│ │ │ │ │ │ ├── and_gate.map.cdb
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│ │ │ │ │ │ ├── and_gate.rtlv_sg.cdb
│ │ │ │ │ │ ├── and_gate.hif
│ │ │ │ │ │ ├── and_gate.sgdiff.hdb
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│ │ │ │ │ │ ├── and_gate.cbx.xml
│ │ │ │ │ │ ├── and_gate.hier_info
│ │ │ │ │ │ ├── and_gate.map_bb.logdb
│ │ │ │ │ │ ├── and_gate.syn_hier_info
│ │ │ │ │ │ ├── and_gate.map.qmsg
│ │ │ │ │ │ ├── and_gate.cmp.cdb
│ │ │ │ │ │ ├── and_gate.smart_action.txt
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│ │ │ │ │ │ ├── and_gate.lpc.txt
│ │ │ │ │ │ ├── and_gate.lpc.rdb
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│ │ │ │ │ │ ├── logic_util_heursitic.dat
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│ │ │ │ │ │ ├── and_gate.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ │ │ ├── and_gate.map.hdb
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│ │ │ │ │ │ ├── and_gate.sld_design_entry.sci
│ │ │ │ │ │ ├── and_gate.asm_labs.ddb
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│ │ │ │ │ │ ├── and_gate.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ │ │ ├── and_gate.cmp_merge.kpt
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│ │ │ │ │ │ ├── and_gate.sta.rdb
│ │ │ │ │ │ ├── and_gate.map_bb.hdb
│ │ │ │ │ │ ├── and_gate.sta.qmsg
│ │ │ │ │ │ ├── and_gate.cmp.logdb
│ │ │ │ │ │ ├── and_gate.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── and_gate.map.kpt
│ │ │ │ │ │ ├── and_gate.cmp.hdb
│ │ │ │ │ │ ├── and_gate.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── gate_work
│ │ │ │ │ │ │ │ ├── and_gate_tb
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ ├── and_gate
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── and_gate_tb
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ ├── and_gate
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ ├── and_gate_modelsim.xrf
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│ │ │ │ │ │ │ ├── modelsim.ini
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│ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_v_slow.sdo_typ.csd
│ │ │ │ │ │ │ ├── and_gate.sft
│ │ │ │ │ │ │ ├── and_gate.svo
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── and_gate_run_msim_gate_systemverilog.do
│ │ │ │ │ │ │ ├── and_gate_8_1200mv_0c_slow.svo
│ │ │ │ │ │ │ ├── and_gate_run_msim_rtl_verilog.do
│ │ │ │ │ │ │ ├── and_gate_v.sdo
│ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_v_slow.sdo
│ │ │ │ │ │ │ ├── and_gate_min_1200mv_0c_v_fast.sdo
│ │ │ │ │ ├── and_gate.sof
│ │ │ │ │ ├── and_gate.pin
│ │ │ │ │ ├── and_gate.fit.summary
│ │ │ │ │ ├── and_gate_nativelink_simulation.rpt
│ │ │ │ │ ├── and_gate.sv
│ │ │ │ │ ├── and_gate.map.summary
│ │ │ │ │ ├── and_gate.flow.rpt
│ │ │ │ │ ├── and_gate.sta.rpt
│ │ │ │ │ ├── and_gate.qsf
│ │ │ │ │ ├── and_gate.fit.rpt
│ │ │ │ │ ├── and_gate_tb.sv.bak
│ │ │ │ │ ├── and_gate_tb.sv
│ │ │ │ │ ├── and_gate.sta.summary
│ │ │ │ │ ├── and_gate.asm.rpt
│ │ │ │ │ ├── and_gate.sv.bak
│ │ │ │ │ ├── and_gate.eda.rpt
│ │ │ │ │ ├── and_gate.map.rpt
│ │ │ │ │ ├── and_gate.qpf
│ │ │ │ │ ├── and_gate.done
│ │ │ │ ├── 新建 Microsoft Office Word 文档.docx
│ │ │ │ ├── FPGA的发展与展望.pptx
│ │ │ │ ├── d3_2.pdf
│ │ │ │ ├── d3_4.ppt
│ │ │ │ ├── d3_1.pdf
│ │ │ │ ├── EDA课程.docx
│ │ │ │ ├── d3_2.ppt
│ │ │ │ ├── d3_3.ppt
│ │ │ │ ├── d3_3.pdf
│ │ │ │ ├── d3_1.ppt
│ │ │ │ ├── fpga和嵌入式.pptx
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── and_gate.rar
│ │ ├── 0712
│ │ │ ├── 资料_0712
│ │ │ │ ├── bus_gen
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── bus_gen.sld_design_entry.sci
│ │ │ │ │ │ ├── bus_gen.(1).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.map.cdb
│ │ │ │ │ │ ├── bus_gen.(0).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.hier_info
│ │ │ │ │ │ ├── bus_gen.(0).cnf.cdb
│ │ │ │ │ │ ├── bus_gen.syn_hier_info
│ │ │ │ │ │ ├── bus_gen.cmp_merge.kpt
│ │ │ │ │ │ ├── bus_gen.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── bus_gen.lpc.html
│ │ │ │ │ │ ├── bus_gen.(3).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.(2).cnf.cdb
│ │ │ │ │ │ ├── bus_gen.lpc.rdb
│ │ │ │ │ │ ├── bus_gen.pre_map.cdb
│ │ │ │ │ │ ├── bus_gen.lpc.txt
│ │ │ │ │ │ ├── bus_gen.tis_db_list.ddb
│ │ │ │ │ │ ├── bus_gen.cmp.rdb
│ │ │ │ │ │ ├── bus_gen.hif
│ │ │ │ │ │ ├── bus_gen.rtlv_sg.cdb
│ │ │ │ │ │ ├── bus_gen.map_bb.hdb
│ │ │ │ │ │ ├── bus_gen.(2).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.tmw_info
│ │ │ │ │ │ ├── bus_gen.map.bpm
│ │ │ │ │ │ ├── bus_gen.map.kpt
│ │ │ │ │ │ ├── prev_cmp_bus_gen.qmsg
│ │ │ │ │ │ ├── bus_gen.rtlv.hdb
│ │ │ │ │ │ ├── bus_gen.map.qmsg
│ │ │ │ │ │ ├── bus_gen.sgdiff.cdb
│ │ │ │ │ │ ├── bus_gen.pre_map.hdb
│ │ │ │ │ │ ├── bus_gen.map_bb.cdb
│ │ │ │ │ │ ├── bus_gen.rtlv_sg_swap.cdb
│ │ │ │ │ │ ├── bus_gen.map.logdb
│ │ │ │ │ │ ├── bus_gen.cbx.xml
│ │ │ │ │ │ ├── bus_gen.map_bb.logdb
│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── bus_gen.map.hdb
│ │ │ │ │ │ ├── bus_gen.db_info
│ │ │ │ │ │ ├── bus_gen.(1).cnf.cdb
│ │ │ │ │ │ ├── bus_gen.sgdiff.hdb
│ │ │ │ │ │ ├── bus_gen.smart_action.txt
│ │ │ │ │ │ ├── bus_gen.(3).cnf.cdb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── port_reg
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ ├── FPGA与数字图像技术.mp4
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│ │ │ │ │ │ ├── modelsim
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│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── top
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ ├── adder16_tb
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ ├── 20201015
│ │ │ ├── FPGA与数字图像技术.mp4
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│ │ │ ├── 造芯工程：RISC_SPM.mp4
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│ │ │ │ │ ├── doc
│ │ │ │ │ │ ├── 分频器设计报告.docx
│ │ │ │ │ ├── output_files
│ │ │ │ │ │ ├── divider.flow.rpt
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│ │ │ │ │ │ │ │ ├── cbx_args.txt
│ │ │ │ │ │ │ ├── pll_ip.qip
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│ │ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ │ ├── @_opt
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│ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qdb
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│ │ │ │ │ │ │ │ │ ├── _vmake
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│ │ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ │ ├── _lib1_0.qtl
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│ │ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ │ ├── compiled_partitions
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│ │ │ │ │ │ │ ├── README
│ │ │ │ │ │ ├── output_files
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│ │ │ │ │ │ │ ├── cbx_args.txt
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│ │ │ │ │ │ ├── pll_ip.ppf
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│ │ │ │ │ │ ├── pll_ip.v
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│ │ │ │ │ ├── doc
│ │ │ │ │ │ ├── 流水灯设计报告.doc
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│ │ │ │ │ ├── matlab
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│ │ │ │ │ │ ├── led_run.v
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│ │ │ │ │ ├── 流水灯设计报告.doc
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│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.hif
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│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.pti_db_list.ddb
│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.sgdiff.cdb
│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.map.rdb
│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.lpc.txt
│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.map_bb.logdb
│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.sgdiff.hdb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
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│ │ │ ├── 资料_0718
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│ │ │ │ │ │ │ ├── pulser_width_modulation_run_msim_rtl_verilog.do.bak
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│ │ │ │ │ │ │ ├── pulser_width_modulation.db_info
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│ │ │ ├── TP图分析和TPS图样.mp4
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│ │ │ ├── 北京至芯2007就业班课程 (2).mp4
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│ │ │ │ ├── doc
│ │ │ │ │ ├── timing_design.pdf
│ │ │ │ │ ├── quartusii_handbook.pdf
│ │ │ │ │ ├── timing.docx
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│ │ │ │ │ ├── timing_design_story.pdf
│ │ │ │ │ ├── 时序分析计算题_含答案.docx
│ │ │ │ │ ├── timing_design - 副本.pptx
│ │ │ │ │ ├── timing_design_story.pptx
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│ │ │ │ │ ├── 理解亚稳定性.pdf
│ │ │ │ │ ├── STA的公式.docx
│ │ │ │ │ ├── 亚稳定问题.docx
│ │ │ │ │ ├── timing_design.pptx
│ │ │ │ │ ├── 约会谜题.JPG
│ │ │ │ ├── timing_desige_example
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
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│ │ │ │ │ │ │ │ ├── timing_desige_example
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ ├── _temp
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── output_files
│ │ │ │ │ │ ├── encoder8_3.flow.rpt
│ │ │ │ │ │ ├── encoder8_3.map.summary
│ │ │ │ │ │ ├── encoder8_3.done
│ │ │ │ │ │ ├── encoder8_3.map.rpt
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── encoder8_3.tis_db_list.ddb
│ │ │ │ │ │ ├── encoder8_3.map_bb.hdb
│ │ │ │ │ │ ├── encoder8_3.syn_hier_info
│ │ │ │ │ │ ├── encoder8_3.(1).cnf.hdb
│ │ │ │ │ │ ├── encoder8_3.map.hdb
│ │ │ │ │ │ ├── encoder8_3.lpc.txt
│ │ │ │ │ │ ├── encoder8_3.ipinfo
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│ │ │ │ │ │ ├── encoder8_3.lpc.rdb
│ │ │ │ │ │ ├── encoder8_3.smart_action.txt
│ │ │ │ │ │ ├── encoder8_3.(1).cnf.cdb
│ │ │ │ │ │ ├── encoder8_3.map_bb.logdb
│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── encoder8_3.hier_info
│ │ │ │ │ │ ├── encoder8_3.tmw_info
│ │ │ │ │ │ ├── encoder8_3.hif
│ │ │ │ │ │ ├── encoder8_3.(0).cnf.cdb
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│ │ │ │ │ │ ├── encoder8_3.map.rdb
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│ │ │ │ │ │ ├── encoder8_3.sld_design_entry.sci
│ │ │ │ │ │ ├── encoder8_3.rtlv.hdb
│ │ │ │ │ │ ├── encoder8_3.rtlv_sg_swap.cdb
│ │ │ │ │ │ ├── encoder8_3.(0).cnf.hdb
│ │ │ │ │ │ ├── encoder8_3.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── encoder8_3.root_partition.map.reg_db.cdb
│ │ │ │ │ │ ├── encoder8_3.pti_db_list.ddb
│ │ │ │ │ │ ├── prev_cmp_encoder8_3.qmsg
│ │ │ │ │ │ ├── encoder8_3.map.bpm
│ │ │ │ │ │ ├── encoder8_3.cbx.xml
│ │ │ │ │ │ ├── encoder8_3.map.logdb
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│ │ │ │ │ │ ├── encoder8_3.map.qmsg
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│ │ │ │ │ │ ├── encoder8_3.sgdiff.cdb
│ │ │ │ │ │ ├── encoder8_3.map.kpt
│ │ │ │ │ │ ├── encoder8_3.cmp.rdb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── _temp
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ │ │ ├── encoder8_3_run_msim_rtl_verilog.do
│ │ │ │ │ │ │ ├── encoder8_3_run_msim_rtl_verilog.do.bak
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ │ ├── encoder8_3.db_info
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.hdb
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.cdb
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.hbdb.hdb
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.hbdb.cdb
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.hbdb.sig
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.kpt
│ │ │ │ │ │ │ ├── encoder8_3.root_partition.map.dpi
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── encoder8_3.qsf
│ │ │ │ │ ├── encoder8_3_nativelink_simulation.rpt
│ │ │ │ │ ├── encoder8_3.qpf
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│ │ │ │ ├── sim
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│ │ │ │ │ ├── encoder8_3_yx_tb.v
│ │ │ │ │ ├── encoder8_3_tb.v
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│ │ │ ├── mux2
│ │ │ │ ├── src
│ │ │ │ │ ├── mux2.v.bak
│ │ │ │ │ ├── mux2.v
│ │ │ │ │ ├── mux4.v.bak
│ │ │ │ │ ├── mux4.v
│ │ │ │ ├── prj
│ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ │ ├── mux2.root_partition.map.hbdb.sig
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│ │ │ │ │ │ │ ├── mux2.root_partition.map.hbdb.hdb
│ │ │ │ │ │ │ ├── mux2.root_partition.map.cdb
│ │ │ │ │ │ │ ├── mux2.root_partition.map.dpi
│ │ │ │ │ │ │ ├── mux2.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ │ ├── mux2.db_info
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── output_files
│ │ │ │ │ │ ├── mux2.done
│ │ │ │ │ │ ├── mux2.map.rpt
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│ │ │ │ │ │ ├── mux2.map.summary
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│ │ │ │ │ │ ├── mux2.hif
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│ │ │ │ │ │ ├── mux2.tis_db_list.ddb
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│ │ │ │ │ │ ├── mux2.lpc.txt
│ │ │ │ │ │ ├── mux2.(0).cnf.cdb
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ ├── mux2_run_msim_rtl_verilog.do
│ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── mux2_run_msim_rtl_verilog.do.bak
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ ├── mux2.qpf
│ │ │ │ │ ├── mux2.qws
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│ │ │ │ │ ├── mux2.qsf
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│ │ │ │ │ ├── mux2_tb.v
│ │ │ │ │ ├── mux4_tb.v
│ │ │ │ ├── doc
│ │ │ │ │ ├── mux2.docx
│ │ │ ├── decoder3_8
│ │ │ │ ├── sim
│ │ │ │ │ ├── decoder3_8_v2_tb.v
│ │ │ │ │ ├── decoder3_8_tb.v.bak
│ │ │ │ │ ├── decoder3_8_tb.v
│ │ │ │ │ ├── decoder3_8_v2_tb.v.bak
│ │ │ │ ├── doc
│ │ │ │ ├── prj
│ │ │ │ │ ├── output_files
│ │ │ │ │ │ ├── decoder3_8.flow.rpt
│ │ │ │ │ │ ├── decoder3_8.done
│ │ │ │ │ │ ├── decoder3_8.map.summary
│ │ │ │ │ │ ├── decoder3_8.map.rpt
│ │ │ │ │ ├── incremental_db
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│ │ │ │ │ │ │ ├── decoder3_8.root_partition.map.hbdb.hdb
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
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│ │ │ │ │ │ │ ├── vsim.wlf
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│ │ │ │ │ │ │ ├── decoder3_8_run_msim_rtl_verilog.do
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── decoder3_8.smart_action.txt
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│ │ │ ├── 武汉内训课程：离散同步信号分析.mp4
│ │ ├── 20200928
│ │ │ ├── FPGA与通信技术：通信基础.mp4
│ │ ├── 0824
│ │ │ ├── 20200824
│ │ │ │ ├── 同步连续信号分析考试题.pdf
│ │ │ │ ├── 20200824.rar
│ │ │ │ ├── 武汉内训08024.pdf
│ │ │ ├── 课程链接分享.txt
│ │ │ ├── 扫码听课_0824.jpg
│ │ ├── 0724
│ │ │ ├── 视频_0724
│ │ │ │ ├── 武汉内训课程：RTL建模2.mp4
│ │ │ │ ├── 武汉内训课程：RTL建模1.mp4
│ │ │ ├── 20200724
│ │ │ │ ├── a1
│ │ │ │ │ ├── lpm_bcd_convertor
│ │ │ │ │ │ ├── simulation
│ │ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ │ ├── bcd_singel_modify
│ │ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── lpm_bcd_convertor
│ │ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ ├── README
│ │ │ │ │ │ ├── db
│ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.qmsg
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│ │ │ │ │ │ │ ├── lpm_bcd_convertor.sld_design_entry_dsc.sci
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│ │ │ │ │ │ │ ├── lpm_bcd_convertor.db_info
│ │ │ │ │ │ │ ├── lpm_bcd_convertor.cmp.rdb
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│ │ │ │ │ │ │ ├── lpm_bcd_convertor.pre_map.cdb
│ │ │ │ │ │ │ ├── lpm_bcd_convertor.hier_info
│ │ │ │ │ │ │ ├── lpm_bcd_convertor.(2).cnf.hdb
│ │ │ │ │ │ │ ├── lpm_bcd_convertor.rtlv.hdb
│ │ │ │ │ │ ├── bcd_modify.sv
│ │ │ │ │ │ ├── lpm_bcd_convertor.qpf
│ │ │ │ │ │ ├── lpm_bcd_convertor.map.rpt
│ │ │ │ │ │ ├── bcd_singel_modify.sv
│ │ │ │ │ │ ├── lpm_bcd_convertor_tb.sv.bak
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│ │ │ │ │ │ ├── lpm_bcd_convertor.sv.bak
│ │ │ │ │ │ ├── bcd_modify.sv.bak
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│ │ │ │ │ │ ├── lpm_bcd_convertor.flow.rpt
│ │ │ │ │ │ ├── lpm_bcd_convertor_nativelink_simulation.rpt
│ │ │ │ │ │ ├── lpm_bcd_convertor.sv
│ │ │ │ │ │ ├── lpm_bcd_convertor.qsf
│ │ │ │ │ │ ├── lpm_bcd_convertor.map.summary
│ │ │ │ │ ├── 练习题2.docx
│ │ │ │ ├── mux2s1
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── mux2s1_structrue_tb
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── mux2s1_structrue
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ ├── vsim.wlf
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